IPTR-DSPBUILDER【PDF 7/404 页】DSP BUILDER SOFTWARE

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Contents

vii

Warning if Input/Output Blocks Conflict with clock or aclr Ports . . . . . . . . . . . . . . . . . . . . . . . . . . 13–6

Wiring the Asynchronous Clear Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–6

Error Issues when a Design Includes Pre-v7.1 Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–6

Creating an Input Terminator for Debugging a Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–6

A Specified Path Cannot be Found or a File Name is Too Long . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–7

Incorrect Interpretation of Number Format in Output from MegaCore Functions . . . . . . . . . . . . . 13–7

Simulation Mismatch For FIR Compiler MegaCore Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–7

Simulation Mismatch After Changing Signals or Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–7

Unexpected Exception Error when Generating Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–7

VHDL Entity Names Change if a Model is Modified . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–8

Algebraic Loop Causes Simulation to Fail . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–8

Parameter Entry Problems in the DSP Block Dialog Box . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–9

DSP Builder System Not Detected in Qsys . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–9

MATLAB Runs Out of Java Virtual Machine Heap Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–9

ModelSim Fails to Invoke From DSP Builder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13–10

Unexpected End of File Error When Comparing Simulation Results . . . . . . . . . . . . . . . . . . . . . . . 13–10

Section II. DSP Builder Standard Blockset Libraries

Chapter 14. AltLab Library

Chapter 15. Arithmetic Library

Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15–39

Chapter 16. Complex Type Library

Chapter 17. Gate & Control Library

Chapter 18. Interfaces Library

PFC Data Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18–13

Packet Format Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18–13

Packet Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18–15

Multi-Packet Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18–16

Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18–16

Chapter 19. IO & Bus Library

Chapter 20. Rate Change Library

Chapter 21. Simulation Library

Chapter 22. Storage Library

Chapter 23. State Machine Functions Library

Design Rule Checks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23–5

Chapter 24. Boards Library

Board Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24–1

PLL Output Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24–1

Setting Up the Mezzanine Card Test Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24–5

Setting Up the Mezzanine Card Test Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24–9

November 2013

Altera Corporation

DSP Builder Handbook

Volume 2: DSP Builder Standard Blockset

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